칩 한 개와 그 안의 메모리 셀, 디스플레이 패널, 그리고 그것을 만드는 공장을 단면으로 잘라, 각 부분이 무엇이고 · 어느 회사가 만들고 · 어떤 직무가 담당하고 · 백과의 어느 파트를 읽어야 하는지를 붙여 놓은 지도. 백과 본문보다 먼저 읽는 페이지다.
유통기한이 다른 두 종류의 정보가 섞여 있다. 구조(인터포저가 왜 필요한가, 팹이 왜 그렇게 생겼는가)와 장비사의 담당 영역은 수년 단위로 안정적이다. 반면 세대·점유율·협력 관계·채용 직무명은 분기 단위로 바뀐다. 후자는 2026년 8월 기준으로 출처와 함께 적었고, 시점을 괄호로 붙였다 — 인용할 때 그 시점을 함께 옮길 것. 확인하지 못한 항목은 미확인으로 표시했다.
I
칩과 그 주변
AI 가속기 한 장을 세로로 자른 단면이다. 아래에서 위로 전원이 올라오고, 옆으로 신호가 오가며, 위로 열이 빠져나간다. 이 세 경로가 패키지 구조를 거의 다 설명한다 — 인터포저가 존재하는 이유는 HBM과 로직 다이 사이의 수천 개 배선을 일반 기판으로는 뺄 수 없기 때문이고, TSV가 존재하는 이유는 그 배선과 전원이 다이를 관통해야 하기 때문이다.
그림 1. HBM을 쓰는 가속기 패키지의 세로 단면. 인터포저(5)가 없으면 HBM과 로직 다이 사이의 수천 개 배선을 기판(3)의 배선 밀도로는 감당할 수 없다. 베이스 다이(9)는 코어 다이들을 대신해 외부와 통신하는 로직 층이고, 그래서 메모리가 아니라 로직 공정으로 만든다. 괄호 안 숫자는 아래 목록의 항목 번호.
패키지 구성 요소 — 회사 · 직무 · 읽을 파트
01
시스템 PCB · 전원 모듈
칩에 전원을 넣고 신호를 밖으로 빼는 판. 수백 암페어를 흔들림 없이 공급하는 것이 요즘의 난제다.
공부4.7 분자간 상호작용과 고분자18.22 금속 배선18.29 패키지 소재와 최종 테스트
04
C4 범프
인터포저를 기판에 붙이는 중간 크기 범프. 위쪽 마이크로 범프와 아래쪽 솔더볼 사이의 피치를 이어준다.
회사TSMC · 삼성전자 · Amkor · ASE
직무 패키지 공정기술
공부9.12 박막에서의 확산과 반응18.25 조립과 상호연결
05
실리콘 인터포저 (2.5D)
HBM과 로직 다이를 잇는 초미세 배선판. 이 페이지에서 가장 중요한 부품이다 — 유기 기판의 배선 밀도로는 HBM의 1024-bit(HBM4는 2048-bit) 폭을 스택 수만큼 통과시킬 수 없어서 실리콘 위에 배선을 그린 판을 끼워 넣는다. 다만 인터포저는 기판을 대체하지 않는다 — 어느 방식이든 맨 아래에는 여전히 유기 FC-BGA 기판이 깔린다.
세 가지 방식이 등급별로 공존한다. TSMC 기준 CoWoS-S는 실리콘 인터포저(레티클 3.3배까지), CoWoS-R는 TSV 없는 RDL 인터포저(2023년~), CoWoS-L은 몰드 인터포저에 국소 실리콘 브리지를 심은 방식(레티클 3.5배 이상, 2024년~)으로 현재 최상급 AI 가속기가 쓰는 것이 CoWoS-L이다. 단일 실리콘 인터포저가 레티클 3.3배에서 막히기 때문이다.
회사TSMC(CoWoS-S/R/L) · 삼성전자(2.5D Cube-S · 2.3D Cube-E · 2.3D Cube-R — 구 I-Cube/H-Cube에서 개명) · Intel(EMIB · 브리지에 TSV를 넣은 EMIB-T가 2026년 팹 적용) · 조립 Amkor · ASE
직무 패키지 개발 · 패키지 공정기술 · 후공정 설비기술
공부15.12 고대역폭 메모리18.27 2.xD·3D 집적9.11 박막의 응력과 접착
06
TSV (실리콘 관통 전극)
다이나 인터포저를 위아래로 관통하는 구리 기둥. 고종횡비 식각 → 절연막 → 배리어/시드 → 전해도금 → CMP 순으로 만든다. 18부 공정 장의 여러 절이 여기서 한꺼번에 쓰인다.
장비Lam Research · TEL · Applied Materials (식각·증착·도금·CMP)
직무 공정기술(식각·박막·CMP) · 패키지 공정기술
공부18.18 건식 식각18.12 ALD18.22 금속 배선18.19 CMP와 평탄화
07
마이크로 범프 · 하이브리드 본딩
다이를 붙이는 접합. 피치를 더 줄이려면 범프를 없애고 구리–구리를 직접 붙이는 하이브리드 본딩으로 간다 — 다만 이걸 오해하기 쉽다.
하이브리드 본딩은 아직 HBM에 안 쓰인다. 로직에서는 이미 양산 중이지만(TSMC SoIC — AMD 3D V-Cache, Intel Foveros Direct — Clearwater Forest 18A), HBM은 여전히 MR-MUF(SK하이닉스)와 TC-NCF(삼성)로 붙인다. SK하이닉스는 2026년 8월 Hot Chips에서 HBM4E까지도 하이브리드 본딩을 쓰지 않는다고 못박았고, HBM5(2029~30년경)를 빨라야 적용 시점으로 봤다. JEDEC의 775 µm 패키지 높이 제한이 걸림돌이다.
DRAM 셀이 들어 있는 층. 8~12단을 쌓고 TSV로 관통한다. 얇게 갈수록 더 쌓을 수 있어 백그라인딩과 휨 제어가 핵심이 된다. 16단은 웨이퍼를 30 µm까지 갈아 775 µm 높이 제한 안에 넣는 싸움이다.
2026년의 주력은 아직 HBM3E다. SK하이닉스 자체 전망 기준 2026년 HBM 출하의 약 2/3가 HBM3E이고 HBM4가 그 위로 올라오는 중이다 — HBM4가 이미 시장을 채웠다고 오해하기 쉽다. HBM4는 SK하이닉스(2025.09 개발 완료, 2026.01 양산 확인)와 삼성(2026.03 GTC 양산 발표), 마이크론 모두 진입했고, 세 회사가 처음부터 함께 인증된 첫 세대다.
공부15.3 DRAM 셀과 동작15.4 DRAM 어레이와 주변 회로15.12 고대역폭 메모리
09
베이스 다이 (로직)
스택 맨 아래에서 코어 다이들을 대신해 외부와 통신하는 층. TSV를 팬아웃하고, 호스트 쪽 인터페이스와 테스트 로직(DFT/BIST), 전력 관리를 담고 있다. 예전에는 DRAM 공정으로 만들었지만 HBM4의 2048-bit 인터페이스부터는 진짜 로직 다이가 되어 파운드리 공정으로 넘어갔다 — 베이스 다이 커스터마이징이 사업이 된 이유다.
공부15.12 고대역폭 메모리15.13 메모리 중심 아키텍처21.10 소자 파라미터에 대한 회로 성능의 민감도
10
로직 다이 (SoC · GPU · AP)
연산이 실제로 일어나는 칩. 선단 공정(FinFET · GAA)이 쓰이는 곳이고, 백과 13·14부가 통째로 이 다이의 트랜지스터를 다룬다.
회사 설계 NVIDIA · AMD · Apple · Qualcomm · 삼성 시스템LSI · 제조 TSMC · 삼성 파운드리 · Intel
직무 소자(TD) · 공정기술 · 수율 · 회로 설계 · PD
공부13부 MOS 커패시터와 MOSFET 기초14부 미세 MOSFET과 스케일링18.23 통합 공정 흐름
11
PHY (물리 계층)
다이 가장자리에서 실제로 전기 신호를 밀고 받는 아날로그 회로 블록. 인터포저 배선의 손실과 반사를 이겨야 해서 전자기학과 전송선 이론이 그대로 쓰인다. HBM은 PHY가 두 다이에 나뉘어 있다 — 호스트 쪽 PHY는 로직 다이(또는 별도 I/O 다이) 가장자리에, 메모리 쪽 인터페이스는 베이스 다이에 있다. HBM4의 2048-bit 때문에 다이 가장자리 확보가 플로어플랜의 1차 제약이 됐다.
회사 IP Synopsys · Cadence · Rambus · Alphawave — Rambus는 HBM4E 컨트롤러 IP 발표(2026.03, 16 Gbps/pin · 4.1 TB/s)
직무 아날로그·혼성신호 설계 · SI/PI
공부2.8 전자기파14.6 기생 요소와 고주파 특성21.9 타이밍과 전력
12
메모리 컨트롤러
읽기·쓰기 요청의 순서를 정하고 리프레시를 관리하는 디지털 블록. 별도 칩이 아니라 로직 다이 안에 들어간다 — 이걸 착각하는 사람이 많다. 다만 칩렛 설계에서는 컨트롤러와 PHY를 별도 I/O 다이로 떼어 저렴한 노드에 올리는 것이 일반적이다(AMD의 IOD 방식) — 아날로그 I/O는 미세화 이득이 거의 없기 때문이다.
회사 IP Synopsys · Cadence · Rambus · 자체 설계 NVIDIA · AMD · Apple
직무 디지털 설계(RTL) · 검증 · 아키텍처
공부15.4 DRAM 어레이와 주변 회로21.3 순차 논리21.17 디지털 시스템 개요
13
TIM (열계면 소재)
다이와 히트스프레더 사이의 미세한 틈을 메워 열을 넘기는 물질. 여기서 막히면 위쪽 냉각을 아무리 키워도 소용없다.
회사Henkel · Shin-Etsu · Dow 등 소재사
직무 패키지 개발 · 열 설계
공부3.7 열역학과 열전달8.13 열적·자기적 성질
14
히트스프레더 · 냉각
열을 넓게 펴서 히트싱크나 냉각수로 넘기는 금속 뚜껑. 요즘 가속기의 실질적 성능 한계는 이 경로의 열저항이 정한다.
회사 패키지사 · 냉각 솔루션 업체
직무 열 설계 · 패키지 개발 · 시스템 엔지니어
공부3.7 열역학과 열전달14.8 스케일링 이론23.6 AI 반도체
한 칸 더 들어가면 — 로직 다이 내부
그림 2. 로직 다이 내부. 공정은 아래에서 위로 진행되며, 이 순서가 곧 18부의 장 순서다 — 웨이퍼 제조(18.3) → 소자 분리(18.19) → 게이트와 소스/드레인(18.22) → 컨택과 실리사이드(18.20) → 금속 배선(18.21). 열이 많이 드는 공정일수록 아래쪽에 몰려 있는데(열예산), BEOL의 low-k 유전체가 고온을 못 견디기 때문이다.
한 칸 옆으로 — 나란히 놓을 것인가, 위로 쌓을 것인가
그림 1의 패키지는 HBM과 로직 다이를 인터포저 위에 나란히 놓았다. 이것이 2.5D다. 다이를 아예 다른 다이 위에 직접 올리면 3D가 되고, 흔히 Chip on Chip이라 부른다. 둘의 차이는 배치가 아니라 배선 밀도와 열 경로에 있다.
그림 3. 같은 부품, 다른 배치. 3D는 배선을 10배 가까이 조밀하게 만들 수 있는 대신 아래 다이의 열이 위 다이를 통과해야 한다. AMD 3D V-Cache가 이 교훈의 교과서적 사례다 — 1세대는 캐시 다이를 코어 위에 올려 클럭과 전압을 제한해야 했고, 2세대는 같은 접합 기술로 캐시를 코어 아래로 내려 그 제약을 없앴다. 실리콘도 접합도 같고 순서만 바꿨다.그림 4. 접합 방식이 피치를 정하고, 피치가 가능한 설계를 정한다. 하이브리드 본딩은 기계적 결합과 전기적 연결이 같은 면에서 일어나므로 범프 높이도 언더필도 필요 없다. 대신 요구 조건이 가혹하다 — CMP 디싱 5 nm 이하, 표면 거칠기 0.5 nm RMS 수준, N₂ 플라즈마 활성화와 초순수 세정, 서브미크론 입자 하나가 밀리미터 단위 보이드를 만드는 청정도, D2W 정렬 ±100 nm, 약 350 °C 어닐. 19부의 계측과 18.19 CMP가 왜 중요한지가 여기서 한꺼번에 설명된다.
3D 적층 — 회사 · 직무 · 읽을 파트
S1
용어 정리 — 자주 틀리는 것들
조립 흐름과 적층 방향은 서로 다른 축인데 섞어 쓰는 일이 많다.
흐름W2W(웨이퍼끼리 붙이고 자름 — 정렬 50 nm 이하까지 가능하지만 양품 선별이 불가해 수율이 곱해진다) · D2W(=CoW)(양품 다이만 골라 웨이퍼에 붙임 — 정렬은 ±100 nm로 나쁘지만 선별이 되어 로직 3D의 표준) · D2D(칩끼리 — 아키텍처 문맥에서는 UCIe 같은 인터페이스를 뜻하기도 하므로 어느 뜻인지 밝혀야 한다)
방향F2F(두 다이의 최상단 배선끼리 마주봄 — 약 14,000 신호/mm², TSV 불필요) · F2B(한쪽 뒷면에 붙임 — TSV를 반드시 거쳐야 해 약 1,500 신호/mm², 3층 이상 쌓으려면 필수)
공부18.28 하이브리드 본딩15.12 고대역폭 메모리
S2
하이브리드 본딩 공정
표면을 원자 수준으로 평탄하고 깨끗하게 만든 뒤 맞붙이고 어닐하는 공정. CMP·세정·계측이 곧 수율이 되는 대표 사례다. 어닐 온도(약 350 °C)를 낮추는 것이 연구 축이고, 나노트윈 구리를 쓰면 200 °C 수준까지 내려간다.
장비BESI(D2W 사실상 표준, 대당 50~60억 원) · Applied Materials(공정 통합) · EVG(W2W 정렬) · SUSS · TEL · ASMPT
공부18.19 CMP와 평탄화18.4 세정과 게터링9.11 박막의 응력과 접착19.7 결함 검사
S3
실제로 쌓고 있는 제품
3D는 개념이 아니라 이미 양산 중이다. 다만 메모리를 로직 위에 올린 제품은 아직 없다 — HBM도 로직 다이 옆에 있는 2.5D 구성이다.
로직TSMC SoIC-X(3 nm 적층 2025년 양산, 현재 6 µm 인증, 2029년 4.5 µm 목표) · AMD 3D V-Cache(9 µm) · Intel Foveros Direct(10 µm 미만, Clearwater Forest 18A로 2026.06 출시 — 컴퓨트 타일 12개를 능동 베이스 타일 3개 위에 접합)
메모리 3D NAND 주변회로 W2W 본딩이 양산 중 — YMTC Xtacking · Kioxia CBA, 삼성도 V10 BV-NAND(400단대, 2026.08)로 합류. Micron · SK하이닉스는 CuA/PUC 모놀리식 방식.
주의SoIC-P는 같은 브랜드지만 마이크로 범프다(18~25 µm). 삼성 SAINT은 2023~24년 명칭으로 현재 자료에는 3D Cube-T/H가 쓰인다.
공부14.9 3차원 트랜지스터15.9 3D NAND18.28 하이브리드 본딩
S4
3D의 두 가지 벽 — 열과 수율
열 — 아래 다이의 열이 위 다이를 통과해야 하고 핫스팟이 겹친다. 대응은 다이 순서 최적화(뜨거운 다이를 위로), 열 TSV와 더미 구리 패드를 방열로 쓰기, 백사이드 전력 공급으로 전원 배선을 열 경로에서 빼기 정도다.
수율 — N층을 쌓으면 수율이 곱해진다. 95% 다이 4장이면 접합 전에 이미 81%다. W2W는 선별이 불가능해 CIS와 NAND 주변회로처럼 다이가 작고 수율이 높은 곳에만 쓴다. 게다가 웨이퍼 프로빙이 본딩면을 오염시켜 “테스트 후 적층”이라는 통상적 흐름과 충돌한다 — SK하이닉스가 HBM4에서 하이브리드 본딩을 미룬 이유 중 하나다.
직무 패키지 개발 · 수율 · 소자 · 열 설계
공부3.7 열역학과 열전달19.10 수율 모델링19.14 신뢰성14.8 스케일링 이론
II
메모리 셀
그림 2에서 한 칸 더 들어간 층. 로직 다이의 트랜지스터가 스위치라면 메모리 셀은 저장 장치이고, 무엇으로 저장하느냐가 DRAM과 NAND의 모든 차이를 만든다 — DRAM은 커패시터에 전하를 담아두고, NAND는 절연막 안에 전하를 가둬버린다. 담아둔 것은 새기 때문에 주기적으로 다시 채워야 하고(리프레시), 가둔 것은 전원을 꺼도 남는다(비휘발성).
그림 5. DRAM 셀 단면. 트랜지스터는 커패시터로 가는 문일 뿐이고 정보는 커패시터의 전하로 저장된다. 읽으면 전하가 비트라인으로 흘러 나가버리므로(파괴 읽기) 읽은 뒤 다시 써 넣어야 하고, 가만히 두어도 새기 때문에 수십 ms마다 리프레시한다. 셀 면적이 줄어도 정전용량은 줄일 수 없다 — 그래서 커패시터가 옆으로 못 넓히고 위로만 자란다.그림 6. 3D NAND 스트링. 워드라인은 웨이퍼 전면에 깔린 판이고, 그 판들을 수직으로 뚫은 채널 홀 하나가 스트링 하나가 된다 — 판과 홀이 만나는 지점마다 셀이 하나씩 생긴다. 전하를 부유 게이트가 아니라 절연막(질화막) 안의 트랩에 가두므로 층을 얇게 만들 수 있고, 그래서 수직 적층이 가능해졌다. DRAM처럼 셀마다 커패시터를 세울 필요가 없다는 점이 결정적이다.그림 7. 두 메모리가 갈라진 구조적 이유. NAND는 층을 얹는 것만으로 셀이 늘어나 리소그래피를 더 미세하게 만들지 않고도 용량을 키울 수 있다. DRAM은 셀마다 커패시터가 필요하고 그 정전용량을 줄일 수 없어서 같은 방식이 안 된다. DRAM도 3D로 가는 방향이 논의되지만 커패시터를 눕히는 셀 구조 자체를 새로 설계해야 하는 문제라, NAND처럼 층만 더 쌓는 식으로는 풀리지 않는다.
셀 구성 요소 — 회사 · 직무 · 읽을 파트
D1
셀 트랜지스터 (매몰 워드라인)
커패시터로 가는 문. 닫혀 있을 때 새는 양이 곧 리프레시 주기를 정하므로, 로직 트랜지스터와 달리 오프 누설을 극단적으로 낮추는 것이 설계 목표다. 워드라인을 기판 안에 묻고 채널을 안장 모양으로 만들어 채널 길이를 확보한다.
직무 소자(SK) · 반도체공정설계(삼성) · 공정기술
공부13.6 문턱하 영역14.1 단채널 효과15.3 DRAM 셀과 동작
D2
커패시터 · high-k 유전막
정보가 실제로 저장되는 곳. 면적이 줄어도 약 10 fF를 지켜야 해서 종횡비 100:1을 넘는 구멍을 파고 ALD로 유전막을 균일하게 입힌다. 18.12 ALD가 왜 중요한지가 여기서 설명된다 — 깊은 구멍 바닥까지 같은 두께로 입힐 수 있는 방법이 ALD뿐이다.
회사삼성전자 · SK하이닉스 · Micron · 장비 ASM · TEL · Lam · 전구체 원익머트리얼즈 · SK트리켐
직무 공정기술(박막·식각) · 소재 개발
공부18.12 ALD18.18 건식 식각8.12 유전·강유전·압전15.3 DRAM 셀과 동작
D3
비트라인 · 센스 앰프
읽기는 커패시터의 전하를 비트라인에 흘려보내 생기는 수십 mV의 전압 변화를 센스 앰프가 증폭하는 방식이다. 전하가 빠져나가므로 읽고 나면 다시 써 넣어야 한다(파괴 읽기).
직무 설계(SK) · 회로설계(삼성) — Analog 설계
공부15.4 DRAM 어레이와 주변 회로21.5 CMOS 논리 구현14.6 기생 요소와 고주파 특성
N1
채널 홀 · ONO 적층
3D NAND의 전부라 해도 될 공정. 수백 층을 한 번에 뚫고, 그 안쪽 벽에 블로킹 산화막–질화막–터널 산화막–폴리 채널을 순서대로 입힌다. 위아래 지름이 달라지는 것(보잉·테이퍼)이 곧 층별 특성 산포가 된다.
반도체와 공정은 거의 같은데 기판이 웨이퍼가 아니라 유리·폴리이미드 판이라는 점이 모든 것을 바꾼다 — 300 mm 원판이 아니라 2290×2620 mm 사각 판을 다루므로 CMP도 스핀 코팅도 없고, 대신 슬릿 코팅과 대면적 스퍼터링, 그리고 한 판을 여러 번 나눠 노광하는 방식이 쓰인다. 반도체 미세화가 nm의 싸움이라면 디스플레이는 m의 싸움이다.
그림 8. 플렉시블 AMOLED 단면. 공정은 다섯 모듈로 나뉘고 팹의 조직도 대체로 그 단위다. ②까지는 반도체 전공정과 거의 같은 일을 한다 — 증착·포토·식각·어닐. ③부터가 디스플레이 고유 영역이고, ⑤ 모듈은 반도체에 아예 대응하는 조직이 없다. 최종 기판은 유리가 아니라 폴리이미드이며, 유리는 공정 내내 붙들고 있다가 레이저로 떼어내는 임시 캐리어다.그림 9. LCD는 항상 켜진 백라이트를 액정이 가리고 컬러필터가 거르는 빼기 방식이라 검정이 완전히 어두워지지 않는다. OLED는 화소가 스스로 빛을 내므로 끄면 진짜 검정이 된다. 대형 패널에서 RGB 방식을 쓰지 못하는 이유는 FMM(파인 메탈 마스크)이다 — 큰 마스크는 자중으로 처져 정렬이 안 되므로, 대형은 색을 나중에 만드는 WOLED나 QD-OLED로 간다. QD-OLED도 주변광 반사를 막기 위해 실제로는 얇은 컬러필터를 함께 쓴다.
디스플레이 구성 요소 — 회사 · 직무 · 읽을 파트
P1
백플레인 TFT — a-Si · LTPS · IGZO · LTPO
화소를 켜고 끄는 트랜지스터. OLED는 전류로 구동하므로 구동 TFT가 작은 면적에서 실제 전류를 흘려야 하고, 그 이동도를 낼 수 있는 것은 LTPS뿐이다. 반면 대형 패널은 ELA를 큰 판에 돌릴 수 없어 산화물(IGZO)로 간다.
수치 a-Si 0.5~1 · IGZO 5~30 · LTPS 50~150 cm²/V·s. LTPS는 이동도가 높은 대신 결정립계 때문에 누설과 산포가 크고, IGZO는 누설이 극히 낮다.
LTPO 구동 TFT는 LTPS, 게이트 노드를 붙잡는 스위치만 IGZO로 바꾼 하이브리드. 누설이 없으니 정지 화면에서 1 Hz까지 내려도 깜빡이지 않는다 — 소비전력을 위해 마스크를 4~6장 더 쓰는 셈이다.
직무 공정기술 · 소자·재료(LGD) · 공정개발(SDC)
공부7.15 비결정 고체13.6 문턱하 영역10.8 탄소 나노소재와 2차원 소재18.7 확산 공정
P2
ELA — 엑시머 레이저 어닐
308 nm 엑시머 레이저를 가늘고 긴 선으로 만들어 훑으며 a-Si를 순간적으로 녹였다 굳혀 다결정으로 바꾼다. “저온”의 의미가 여기 있다 — 빛이 실리콘 위 10 nm에서 흡수돼 그 부분만 1400 °C를 넘고, 수백 nm 아래 폴리이미드는 차갑게 남는다.
느리고, 광학계가 열화되며, 펄스 에너지가 흔들리면 그대로 무라(줄무늬 얼룩)로 찍힌다. LTPS가 6세대 이상으로 못 간 이유이고, 8.6세대 IT OLED가 산화물로 간 이유다.
팹 건물을 세로로 자르면 클린룸은 전체의 한 층에 불과하다. 그 위에는 공기를 밀어 내리는 팬 필터 층이, 아래에는 펌프와 가스 캐비닛이 들어찬 서브팹이, 다시 그 아래·옆에는 초순수와 벌크 가스를 만드는 유틸리티동이 있다. 웨이퍼가 지나는 곳보다 웨이퍼가 지나지 않는 곳이 훨씬 크고, 설비기술 직무의 상당 부분이 거기서 일한다.
그림 10. 팹 건물의 세로 단면. 클린룸 청정도는 필터로 거른 공기를 위에서 아래로 계속 밀어내려 유지한다 — 입자가 떠다닐 틈을 주지 않는 것이지 공기를 가둬두는 것이 아니다. 서브팹은 진동·소음·발열원을 클린룸 밖으로 빼기 위해 존재하고, 설비기술 직무가 실제로 많은 시간을 보내는 곳이다.그림 11. 웨이퍼가 도는 공정 루프. 팹이 층층이 쌓이는 구조가 아니라 같은 구역을 수십 번 되도는 구조라는 점이 중요하다 — 그래서 장비는 공정별로 모여 있고(베이), 웨이퍼는 OHT로 그 사이를 오간다. 계측 결과가 다음 로트의 노광 조건으로 되먹임되는 것이 19.12의 런투런(R2R) 제어다.
공정 구역별 장비 — 회사 · 직무 · 읽을 파트
A
포토 — 스캐너 · 트랙 · 마스크
회로 패턴을 웨이퍼에 옮기는 구역. 팹에서 가장 비싼 장비가 여기 있고, 공정 순서를 정하는 기준도 마스크 수다. EUV는 ASML 독점이며 현재 양산 장비는 0.33 NA의 NXE:3800E다.
High-NA(0.55 NA, EXE:5200B)는 아직 소수만 갖고 있다. Intel이 2024년부터 힐스보로에 도입해 2025년 12월 첫 양산용 시스템을 배치(14A용), 삼성이 2025년 말과 2026년 상반기에 한 대씩, SK하이닉스가 2025년 9월 DRAM 팹에 한 대, imec이 한 대. 대당 약 3.8억 달러이고 본격 양산 적용은 2027~28년으로 본다. TSMC는 1.4nm(A14)에 High-NA를 쓰지 않기로 했다 — 전략이 갈린 지점이다. (업계 누적 대수를 밝힌 공개 자료는 없다.)
공부3.6 회절과 결상18.14 포토리소그래피 I — 노광18.15 포토리소그래피 II — 레지스트와 트랙18.16 해상도 향상
B
식각 — 건식 · 습식
패턴대로 깎아내는 구역. 3D NAND의 고종횡비 홀과 FinFET 게이트 형상이 여기서 결정된다. 플라즈마를 다루므로 진공·전기·화학이 한꺼번에 필요하다.
장비Lam Research · TEL · Applied Materials가 합쳐 약 90%. Lam이 고종횡비 유전막 식각(3D NAND·DRAM 커패시터)에 강하고, Hitachi High-Tech가 게이트·도전막 식각. 중국 AMEC 부상, 국내 세메스
국내PSK가 드라이 스트립 세계 1위(점유율 약 40%) — 국내 장비사가 세계 1위인 몇 안 되는 영역이고, 삼성·SK하이닉스·마이크론에 공급한다.
직무 공정기술(식각) · 설비기술
공부18.5 진공과 플라즈마18.18 건식 식각4.6 표면 반응과 촉매
C
박막 — CVD · ALD · PVD · 에피
막을 쌓는 구역. 고종횡비 구조가 늘어나면서 ALD 비중이 계속 커지고 있다. 국내 장비사가 실질적으로 경쟁하는 몇 안 되는 영역이기도 하다.
장비 PVD는 Applied Materials(Endura)가 사실상 독주, CVD는 AMAT · Lam · Kokusai · TEL · ASM, ALD는 ASM International이 선두(high-k·매엽식)
국내원익IPS는 증착·식각·열처리를 모두 갖춘 유일한 국내 업체(삼성 P4·SK하이닉스 M15X 공급) · 주성엔지니어링(공간분할 ALD) · 유진테크(LPCVD·ALD) — 뒤 둘은 단일 공정 특화
직무 공정기술(박막) · 설비기술 · 소재 개발
공부18.10~18.12 PVD·CVD·ALD18.13 에피택시9.8 박막 핵생성과 성장9.10 박막의 구조
D
확산 · 열처리 — 퍼니스 · RTP
산화막을 기르고 도펀트를 활성화하는 구역. 온도와 시간이 곧 열예산이고, 뒤 공정의 여유를 여기서 다 써버릴 수 있다.
장비Applied Materials(RTP·레이저 어닐) · Kokusai Electric(배치 퍼니스) · TEL · Mattson · 국내 유진테크 · 원익IPS
국내HPSP가 고압 수소 어닐에서 사실상 독점 — 열예산을 늘리지 않고 계면 결함을 잡는 장비라 미세화가 진행될수록 수요가 는다.
직무 공정기술(확산) · 설비기술
공부18.6 열산화18.7 확산 공정18.9 급속 열처리8.3 확산
E
이온주입
도펀트를 이온으로 쏘아 박는 구역. 가속기와 질량 분석기가 들어간 장비라 물리 색채가 가장 짙다. 얕은 접합을 만들수록 저에너지·고전류가 어려워진다.
장비Applied Materials · Axcelis · SMIT(Sumitomo)
직무 공정기술(임플란트) · 설비기술
공부18.8 이온주입14.3 채널 프로파일 설계8.1 결정 결함
F
세정
공정 사이마다 들어가는, 팹에서 가장 자주 도는 단계. 입자·금속·자연산화막을 제거하고 표면을 다음 공정이 받아들일 상태로 만든다. 패턴이 미세해지면서 건조 중 무너짐이 큰 문제가 됐다.
장비SCREEN(매엽식 1위) · TEL · 국내 세메스 · 케이씨텍 · 제우스
직무 공정기술(세정) · 설비기술 · 화학소재
공부18.4 세정과 게터링9.2 표면 장력과 젖음18.2 클린룸과 오염 제어
G
CMP (화학기계적 연마)
표면을 평탄하게 갈아내는 구역. 노광의 초점 심도가 얕아 표면이 울퉁불퉁하면 아예 패턴을 못 찍는다. 다마신 배선은 CMP 없이는 성립하지 않는다.
장비Applied Materials · Ebara 양강 · 국내 케이씨텍은 CMP 장비와 슬러리를 둘 다 만드는 유일한 국내 업체로 삼성·SK하이닉스에 공급 · 슬러리 Cabot · 솔브레인 · 동진쎄미켐
직무 공정기술(CMP) · 설비기술 · 소재 개발
공부18.19 CMP와 평탄화18.22 금속 배선8.8 기계적 성질
H
계측 · 검사
공정 사이사이에 상주하며 두께·선폭·오버레이·결함을 잰다. 공정을 되돌릴 수 없기 때문에 매 단계 확인이 필요하고, 그 데이터가 수율 분석과 APC 제어의 입력이 된다.
장비KLA가 공정 제어 전체의 약 63%(2024년, 2010년 50%에서 상승 / 같은 기간 AMAT은 13%→8% 미만) · Hitachi High-Tech(CD-SEM 우위) · ASML(YieldStar 오버레이) · Onto Innovation · Nova(박막·OCD) · e-beam 검사는 AMAT · ASML/HMI
국내파크시스템스가 산업용 AFM 세계 1위 · 넥스틴이 다크필드 패턴 웨이퍼 검사
직무 계측·분석 · 수율(YE) · 공정기술
공부19.1~19.6 계측19.8 장비 상태 계측19.10 수율 모델링
I
반송 · 자동화 · MES
FOUP에 담긴 웨이퍼를 OHT로 장비 사이에 나르고, 어떤 로트를 어느 장비에 넣을지 정하는 소프트웨어 층. 팹의 생산성은 장비 성능만큼이나 여기서 갈린다.
회사Daifuku(1위) · Murata Machinery(2위) · 국내 SFA · MES·APC 솔루션 · 사내 IT
직무 자동화 · 산업공학 · 데이터 엔지니어 · 설비기술
공부18.2 클린룸과 오염 제어19.13 고급 공정 제어와 진단19.11 통계적 공정 관리
J
유틸리티 · 가스 · 약액
초순수, 벌크·특수 가스, 슬러리, 배가스 처리. 팹 밖에서는 잘 안 보이지만 멈추면 팹 전체가 멈춘다. 소재 국산화 논의가 집중되는 영역이기도 하다.
계측 · 분석 · Mask · 소재 · 장비 — 단위공정에 매이지 않고 팹 전체를 횡단 지원
Product Engineering
Test Engineering · Test특성분석 · Product Verification
업계 통칭과 공식 직무명의 대조
통칭으로 알고 있는 이름이 공고에 그대로 있는 경우는 드물다. 아래는 명칭 대응만 정리한 것이다.
통칭
삼성전자 DS
SK하이닉스
단위공정 (Photo·Etch·Diffusion·Thin Film 등)
반도체공정기술
양산기술 — 단위공정기술 / R&D 공정
공정 통합(PI) · 소자 · TCAD
반도체공정설계
소자
장비 (PM·BM·셋업·개조)
설비기술
양산기술 — 장비개발
계측·분석·불량 분석
평가 및 분석
기반기술
후공정 · 패키지
TSP총괄 × 반도체공정기술/설비기술 · 패키지개발
PKG 개발 · 양산기술(P&T)
테스트
TSP총괄
Product Engineering
팹 유틸리티 (초순수·가스·HVAC·전력)
인프라기술
Utility기술
주의할 명칭 세 가지 — ① 삼성 공식 직무에 “소자”는 없다. 소자·TCAD·Process Integration은 반도체공정설계에 포함되고, 그 직무기술서가 “최적의 소자/Layout/Mask를 개발”, 우대사항에 “Transistor 관련 분석 유경험자”를 명시한다. ② 통칭 “PIE”는 단위공정 담당(삼성 반도체공정기술 / SK 양산기술–단위공정기술)을 가리키는 경우가 많아 Process Integration과 다르다. ③ “테스트&패키지(TP)”는 현재 공식 채용 명칭이 아니며 TSP총괄로 바뀌었다. — SK하이닉스는 2026년 6월 수시채용에서 “4년제 학사 이상” 자격을 삭제했으나 같은 해 3월 공채에는 남아 있었다(공고별 확인 필요).
장비사·파운드리는 직무 축이 다르다
세메스·원익IPS 같은 장비사는 8대 공정이 아니라 장비를 만드는 기능으로 직무를 나눈다 — 기구설계 · 제어설계 · 하드웨어 · S/W · Simulation · 공정개발 · 플라즈마. DB하이텍처럼 아날로그·전력반도체를 하는 파운드리에는 소자/공정개발 · Foundry Tech Enabling · PDK개발처럼 고객 대응 축의 직무가 따로 있다.
직무별로 먼저 읽을 파트
반도체공정기술 · 양산기술(단위공정)
삼성 반도체공정기술 / SK 양산기술–단위공정기술
Photo·Etch·Clean·CMP·Diffusion·IMP·Metal·CVD 중 한 공정을 맡아 조건을 잡고 산포를 줄이고 불량 원인을 찾는다. 책임 대상은 웨이퍼 위의 결과물(막 두께·CD·프로파일·균일도)이다.
어디를 그림 10·11의 장비 구역
18부 전체19.11 통계적 공정 관리19.12 실험 계획과 공정 모델링8.3 확산
반도체공정설계 · 소자
삼성 반도체공정설계 / SK 소자 (PI · Device · TCAD · Reliability)
소자 구조와 전체 공정 플로우를 설계하고 목표 특성이 나오도록 조건을 역산한다. TCAD가 실무 도구로 쓰인다.
어디를 그림 2의 FEOL, 그림 1의 다이(10)
11~14부20부 TCAD14.3 채널 프로파일 설계14.10 컴팩트 모델과 회로 시뮬레이션
설비기술 · 장비개발
삼성 설비기술 / SK 양산기술–장비개발
챔버 상태·진공·RF 전원·가스 유량·파티클을 보고 PM/BM과 개조를 한다. 책임 대상은 장비 그 자체이며, 온도·압력·플라즈마·Gas Flow 하드웨어 제어와 설비 센서 데이터 기반 자동화가 공식 업무에 포함된다.
어디를 그림 10의 장비 · 서브팹
18.5 진공과 플라즈마19.8 장비 상태 계측3.8 유체와 수송현상3.7 열전달
평가 및 분석 · 기반기술
삼성 평가 및 분석 / SK 기반기술 (계측·분석·소재·Mask)
불량을 사전에 잡아내고 원인을 규명한다. 삼성 직무기술서에 “통계적 추론, 통계 모델링, 실험계획법(DOE)”이 명시돼 있다.
어디를 그림 11의 계측·검사
19.1~19.6 계측19.9 통계 기초19.10 수율 모델링9.13 표면 분석
패키지개발 · 양산기술(P&T)
삼성 패키지개발 / SK PKG 개발 · 양산기술(P&T)
HBM 패키지 구조·소재·공정을 설계한다. 삼성 우대사항에 ABAQUS·ANSYS가 적혀 있다.
삼성 회로설계 / SK 설계 (Analog · Digital · 배치설계 · Verification)
메모리 컨트롤러·PHY·센스 앰프 같은 블록을 설계한다.
어디를 그림 1의 (11)(12)
21부 디지털 논리 회로14.6 기생 요소와 고주파 특성14.10 컴팩트 모델과 회로 시뮬레이션
Product Engineering · 테스트
SK Product Engineering / 삼성 TSP총괄
무엇을 어떤 순서로 측정해 불량을 걸러낼지 설계한다. SK 공식 전공에 통계·산업공학이 포함된다.
어디를 그림 11 이후 — EDS와 최종 테스트
18.24 웨이퍼 테스트와 다이 준비19.5 저항과 도핑 계측19.14 신뢰성
인프라기술 · Utility기술
삼성 인프라기술 / SK Utility기술
초순수·특수가스·화학물질·HVAC·전력을 공급한다. 설비기술이 공정 장비를 보는 것과 달리 팹 건물과 유틸리티를 본다.
어디를 그림 10의 서브팹 · 중앙 유틸리티동
18.2 클린룸과 오염 제어3.8 유체와 수송현상4.4 화학 열역학과 평형
양산관리 · 생산관리
SK 양산관리 / 삼성 생산관리
생산 진도와 지표를 관리하고 자동화·현장 개선을 한다. 공식 전공에 산업공학·컴퓨터·통계가 포함된다.
어디를 그림 11 전체 · 그림 10의 OHT/MES
19.11 통계적 공정 관리19.13 고급 공정 제어와 진단23.1 산업 구조
디스플레이 — 반도체에 대응 조직이 없는 직무
공정기술 / 설비기술 / 개발 / 품질의 4분할은 반도체와 거의 같다. 다른 점은 모듈개발 · 광학 · 기구 · 구동개발 · 재료개발이 따로 있다는 것이고, 반대로 회로설계 직무는 거의 없다 — DDI는 삼성 LSI·LX세미콘 같은 반도체 회사가 만들고, 패널사의 “설계”는 화소 회로와 패널 레이아웃을 뜻한다.
공정기술 · 공정개발
SDC 공정개발·공정기술·YE / LGD 공정개발·종합공정
백플레인과 OLED 공정의 조건을 잡고 수율을 올린다. 그림 8의 ②TFT 모듈은 반도체 전공정과 거의 같고, ③OLED부터가 디스플레이 고유 영역이다.
어디를 그림 8의 ①~④ 모듈
18부 전체7.15 비결정 고체19.11 통계적 공정 관리
재료개발 · 소자재료
SDC 재료개발·분석기술 / LGD 소자·재료
OLED 발광 소재와 QD를 개발하고 소자 신뢰성을 본다. 화학·화공 전공의 비중이 큰 트랙이다.
어디를 그림 8의 ③ OLED 모듈
4.2 화학결합4.7 분자간 상호작용과 고분자17.3 발광 소자
모듈개발 · 광학 · 기구
SDC 모듈개발·CAE / LGD 광학·기구
폴더블 적층 구조, 광학 설계, 내구성을 다룬다. 무라·색변화·번인 같은 화질 항목이 업무 대상이 된다.
어디를 그림 8의 ⑤ 모듈
3.4 기하광학3.5 간섭과 편광8.8 기계적 성질
두 회사 모두 대부분의 엔지니어 직무 우대사항에 통계·데이터 분석(Python · R · DOE · 머신러닝)이 들어간다. 백과에서 그 자리를 맡는 장은 1.11 확률과 통계19.9 통계 기초19.11 통계적 공정 관리19.12 실험 계획과 공정 모델링이다.
이 페이지의 쓰임
백과보다 먼저 읽는 페이지다. 282개 장 목차를 처음 보면 어디부터 손대야 할지 알 수 없다. 이 지도는 “내가 가고 싶은 자리가 그림의 어디이고, 그러려면 어느 파트를 읽어야 하는가”를 한 화면에서 판단하게 하는 것이 목적이다. /map 또는 사이트 첫 화면에 놓는다.
구조는 오래 가고, 숫자는 빨리 바뀐다. 인터포저가 왜 필요한지, 팹이 왜 층으로 나뉘는지, 계측이 왜 루프 안에 있는지는 몇 년 단위로 안정적이다. 반면 세대·점유율·협력 관계·채용 직무명은 분기 단위로 바뀐다. 이 페이지의 숫자는 2026년 8월 조사 기준이고 대부분 시점을 괄호로 달아 두었다 — 갱신 주기를 반기로 잡고, 갱신할 때 이 문단의 날짜도 함께 고칠 것.
특히 빨리 낡을 항목은 HBM 세대별 양산 현황, HBM 점유율, High-NA 보유 대수, CoWoS 생산능력, TC 본더 점유율, 그리고 채용 직무명이다. 직무는 회사가 조직 개편을 하면 그날로 바뀌므로 지원 시점의 공고가 항상 우선한다.
주요 출처. 패키징·장비는 TrendForce · TSMC 3DFabric · 삼성 파운드리 공식 페이지 · Tom's Hardware(Hot Chips 2026, EMIB-T) · EE Times(CES 2026) · TechInsights(TC 본더) · Counterpoint(HBM 점유율). 직무는 삼성전자 DS 채용 사이트 직무소개와 SK하이닉스 Talent Hub 직무소개 · 2026 공채 공고를 1차 자료로 썼다.
회사 목록은 “그 영역을 하는 곳”이다. 점유율을 적은 곳은 출처와 시점을 함께 달았고, 확인하지 못한 순위는 적지 않았다. 산업 구조 자체는 23부(반도체 산업)와 /references/papers의 몫이다.
다음에 채울 것. 그림 2의 로직 다이를 FinFET·나노시트 단면으로 한 단계 더 확대하면 14.8로 들어가는 입구가 생긴다. 전력 반도체(슈퍼정션·SiC MOSFET·GaN HEMT) 단면과 이미지 센서(BSI·적층형 CIS) 단면도 같은 방식으로 만들 수 있다.